vivado中如何使用chipscope在vivado中怎么调用时设计DDS的核心就是调用IPROM，vivado调用ROM的方法和ISE相类似，都是加载.coe文件，我这里特地做笔记，以防忘记。vivadoautoconnect生成的文件在哪里默认文件夹，Quartusii的.v文件和.sv文件有什么区别。
1、Modelsim的自动化使用(一通过vivado联合Modelsim调试，自动生成脚本，通过学习人家写好的脚本，来学习如何自动化使用Modelsim。毕竟，每一次都在那几个按钮上点来点去，实在是太恶心人了，我觉得，没有人喜欢这样重复做实验，因此，写了这篇blog。本文，最后会给一个简单的Modelsim通用型工具脚本。如果对笔者的实验过程，不感兴趣，可以直接跳到最后，简单看看，直接拿来用即可。
2、vivadoautoconnect生成的文件在哪里默认文件夹。vivado运行生成的文件都会放在默认文件夹，可以在设置里面查看默认文件夹位置。Vivado设计套件，是FPGA厂商赛灵思公司2012年发布的集成设计环境。包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。集成的设计环境Vivado设计套件包括高度集成的设计环境和新一代从系统到IC级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。
3、Quartusii的.v文件和.sv文件有什么区别?一个是时序约束，另一个就是逻辑锁定。时序约束是按照你的时序要求去布局布线。而逻辑锁定则是指设计者将某个模块或者某个网络指定在器件的某个位置。尽管有时序约束，但综合器也不能保证每次都能达到要求；而只有当逻辑锁定后，它能保证被锁定的模块在下一次综合不被改变。事出有因，之前加进来的一个SPI模块，一开始是正常的，后来陆续在设计中加了一些模块，综合后，居然发现SPI模块工作不正常，奇怪的是，在我备份的几个版本中，有几个正常，有几个又不正常，而在这个过程中SPI模块从未被修改过。
4、vivado中如何使用chipscope5、在vivado中怎么调用时设计DDS的核心就是调用IPROM，vivado调用ROM的方法和ISE相类似，都是加载.coe文件，我这里特地做笔记，以防忘记。这是DDS的原理图，DDS并没有像它的名字一样说的那么玄乎，它的核心便是控制频率的fword字输入，和相位字pword输入，最后调用IP核查找表即可，代码也十分简单，下面给出DDSdesign代码。
6、如何使用vivadoisim仿真在FPGA的设计中，仿真环节特别是功能仿真是极其重要的，可以提前发现bug，减少很多的调试时间。一般情况下，一个完整的仿真流程包括：1.RTL设计，最简单的情况就是使用HDL编写了一段代码。2.行为仿真：仅仅验证编写的代码在理论上可以实现我们的意图。3.综合，把HDL语言/原理图转换为网表netlist，然后执行综合后仿真。
然后执行布局布线后的仿真，这个步骤类似于硬件在回路仿真HLS的意思，但是还不是完全的HLS，因为这个“硬件”是在软件中模拟的，并没有生成bit流连接到真正的硬件中，但是因为它是基于门电路的仿真，考虑了器件和走线的延时等因素，所以比较真实，当然仿真速度也比步骤2慢了不少。5.调试；必要的话也可以执行HLS。
7、怎样vivado的生成ip核的源文件为verilog文件每个BlackBox网表都需要有一个与之相对应的HDL文件来注明它的端口。这个HDL只说明BlackBox的端口信息，而不提供具体实现信息，这个只提供端口信息的HDL文件称为Wrapper。Wrapper的名字通常需要与BlackBox网表的名字相同，在ISE工程中使用BlackBox时只需要将它的Wrapper添加到工程中。